Siemens EDA FPGA仿真分析系统- Modelsim
返回ModelSim DE是以工业为主导，对VHDL，Verilog或者混合语言进行仿真的基于Windows平台的仿真器。提供业内最多的验证方法学，包括基于断言的验证方法。
一个智能的工程化GUI高效的利用了桌面的实际资源，交互式图形元素（窗口，工具栏，菜单等）的直观的布置使得查看和对ModelSim很多强大的功能进行使用，使得功能丰富的GUI是易于使用和快速的掌握的。ModelSim通过了将Tcl用户界面合并到HDL仿真器中重新定义了其开放性。Tcl是一种对于控制和扩展应用的简单但功能强大的脚本语言。
ModelSim PE现在全方位的支持了IEEE1364-2001标准，包括SystemVerilog设计语言功能。SystemVerilog是一种Accellera 标准，其在高水平的抽象层上提出了一种新的概念。
允许存储器位置可以被灵活的查看和改变。VHDL和Verilog存储内容被自动的释放到了GUI中，其允许强大的搜索，填充，加载以及保存功能。存储器窗口允许存储器的预加载从而保存你的加载到存储器的仿真中的初始化部分以加载你的存储器的内容。所有的功能都可以通过命令行的方式在脚本中得以使用。
这个功能的使用允许对于已存在的wlf文件进行操作，以便减少用于显示的信息数量。你可以查看原始波形文件的部分和修改时间缩放的大小来比对RTL与门级。
VHDL和Verilog模板以及向导允许你快速的开发你的HDL代码而不用记忆准确的语言语法。所有的语言的设计只需要进行鼠标的一次点击即可。易于使用向导使你逐步创建更加复杂的HDL块。这个向导向你展示了如何去创建参数化的逻辑块，测试平台激励和设计目标。源窗口模板和向导不仅对初学者而且对高级的HDL开发工程师都可以节省大量的时间。
项目管理极大的减少了组织文件和库所需要的时间。当你编译和仿真的时候项目管理存储了对于个别项目独一无二的设置，也允许你在停止的地方重新启动仿真器。仿真器属性允许你很容易重新仿真出预配置的属性。
从设计中的任意一点，信号Spy功能允许你监视，驱动以及发布埋藏于VHDL或者混合语言设计层次的信号和信号网络。这可以在不需修改你的设计中任意代码的情况下而执行。这个功能在测试平台设计中是非常有用的。
模型技术在工业中利用engineer of the week的方法提供了最高水平的支持。你可以从设计ModelSim软件的工程师那儿得到支持。一个标准年度的维护合同包括了技术支持，维护发布，email更新和在线的支持以及技术服务。
ModelSim DE既支持 VHDL, Verilog，也支持加速的VITAL功能，程序和时序的检查，ModelSim PE支持Windows XP, Vista, 7系统上的运行。
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